Latch Octal Transparente Tipo D Tri-State SN74LS373N DIP-20 TTL 74LS373

¿Qué es?

El SN74LS373N es un circuito integrado secuencial digital de alta velocidad de la familia TTL Low-power Schottky compuesto por 8 latches transparentes independientes tipo D en un solo encapsulado. Cuenta con una entrada común de habilitación de latch (LE - Latch Enable / C) y una entrada común de habilitación de salidas (/OE - Output Enable) activa en nivel bajo. Mientras LE está en nivel alto, las salidas siguen en tiempo real a las entradas "modo transparente"; cuando LE pasa a nivel bajo, el dato queda retenido y memorizado. Sus salidas cuentan con tecnología de tres estados (Tri-State), lo que permite conectarlo directamente a buses de datos y direcciones en sistemas basados en microprocesadores sin riesgo de contención.

Especificaciones técnicas:

• Fabricante: Texas Instruments

• Modelo / Referencia: SN74LS373N (74LS373)

• Familia lógica: TTL LS (Low-power Schottky)

• Función lógica: Cerrojo octal transparente tipo D con salidas de 3 estados (Octal Transparent D-Type Latch with 3-State Outputs)

• Cantidad de bits: 8 bits de almacenamiento en paralelo (1D a 8D y 1Q a 8Q)

• Tipo de cerrojo: Latch transparente controlado por nivel (Level-Sensitive)

• Tipo de salidas: Tres estados (Tri-State: Alto, Bajo, Alta Impedancia / Hi-Z), no inversoras

• Entradas de control: Latch Enable común (LE / Pin 11) y Output Enable común (/OE / Pin 1, activa en bajo)

• Encapsulado: DIP-20 plástico (Through-Hole para protoboard / PCB)

• Voltaje de alimentación (VCC): 4.75 V a 5.25 V DC (nominal: 5.0 V)

• Pines de alimentación estándar: Pin 20 (VCC) y Pin 10 (GND)

• Voltaje de entrada nivel alto (VIH): Mínimo 2.0 V

• Voltaje de entrada nivel bajo (VIL): Máximo 0.8 V

• Voltaje de salida nivel alto (VOH): Mínimo 2.4 V (con carga pesada de bus)

• Voltaje de salida nivel bajo (VOL): Máximo 0.5 V (típico 0.35 V)

• Corriente de salida a nivel bajo (IOL): 24 mA (alta capacidad para manejo de buses)

• Corriente de salida a nivel alto (IOH): -2.6 mA

• Tiempo de retardo de propagación típico: 12 a 18 ns

• Rango de temperatura de operación: 0°C a +70°C

¿Para qué sirve?

• Demultiplexación de buses de datos y direcciones (por ejemplo, separar el bus multiplexado AD0-AD7 en procesadores clásicos como el 8085, 8088 o microcontroladores 8051 mediante la señal ALE).

• Buffer de retención y captura temporal de palabras de 8 bits (puerto de salida con memoria).

• Aislamiento de dispositivos sobre buses de datos compartidos gracias a su salida en alta impedancia (Hi-Z).

• Almacenamiento de estados en interfaces de entrada/salida para microcontroladores y computadoras retro.

• Prácticas académicas de electrónica digital, arquitectura de computadoras y control de buses tri-state.

¿Qué problema te soluciona?

• Separación de buses compartidos (ALE Latch): Permite congelar la dirección emitida por un microcontrolador para que no se pierda cuando el mismo bus físico pasa a transmitir datos.

• Captura gobernada por nivel: No requiere un pulso de flanco estricto de reloj; mientras LE esté en 1 las salidas reflejan la entrada al instante, y al bajar LE el dato queda fijado con total estabilidad.

• Conexión directa a buses compartidos: Su pin /OE lleva las 8 salidas a alta impedancia (Hi-Z), actuando como un circuito abierto para que otro integrado tome el bus sin provocar cortocircuitos.

• Gran capacidad de corriente: Soporta hasta 24 mA de drenado en nivel bajo, facilitando el excitado de líneas largas y bancos de indicadores sin buffers externos.

• Prototipado rápido: Su encapsulado Through-Hole DIP-20 encaja con total firmeza en protoboards y zócalos de prueba.

Preguntas frecuentes:

❓ ¿Cuáles son los pines de alimentación VCC y GND del 74LS373?

Al ser un encapsulado de 20 pines, utiliza los extremos clásicos: Pin 20 = VCC (+5 V) y Pin 10 = GND (Tierra / 0 V).

❓ ¿Cuál es la diferencia fundamental entre el 74LS373 y el 74LS374?

• El 74LS373 es un Latch sensible por nivel (Level-Sensitive): mientras LE = 1, la salida cambia inmediatamente siguiendo a la entrada ("transparente"); al pasar LE = 0, se congela el último valor.

• El 74LS374 es un Registro Flip-Flop disparado por flanco (Edge-Triggered): las salidas solo cambian en el instante exacto de la transición de subida (0 a 1) del reloj (CLK).

❓ ¿Cómo debe conectarse la entrada de habilitación de salidas (/OE - Pin 1)?

El pin /OE es activo en nivel bajo (0 V):

• Para que los 8 datos almacenados aparezcan en las salidas (1Q a 8Q), /OE debe conectarse a GND (0 V).

• Si se conecta a +5 V (nivel alto), las 8 salidas entran en alta impedancia (Hi-Z), pero la información interna dentro de los latches se mantiene intacta.

❓ ¿Cómo funciona el pin LE (Latch Enable - Pin 11)?

• LE = 1 (+5 V / Nivel alto): Modo transparente. Cualquier variación en las entradas D1-D8 se refleja de inmediato en las salidas Q1-Q8.

• LE = 0 (0 V / Nivel bajo): Modo memoria. Las salidas Q1-Q8 retienen el estado que tenían justo antes de que LE cayera a nivel bajo, ignorando cambios posteriores en las entradas.

❓ ¿Cuál es la distribución completa de pines (pinout) del 74LS373?

• Pin 1: Habilitación de salida (/OE - activa en bajo)

• Pin 2: Salida 1Q (bit 0)

• Pin 3: Entrada 1D (bit 0)

• Pin 4: Entrada 2D (bit 1)

• Pin 5: Salida 2Q (bit 1)

• Pin 6: Salida 3Q (bit 2)

• Pin 7: Entrada 3D (bit 2)

• Pin 8: Entrada 4D (bit 3)

• Pin 9: Salida 4Q (bit 3)

• Pin 10: GND (Tierra)

• Pin 11: Entrada de habilitación de latch (LE - Latch Enable / activa en alto)

• Pin 12: Salida 5Q (bit 4)

• Pin 13: Entrada 5D (bit 4)

• Pin 14: Entrada 6D (bit 5)

• Pin 15: Salida 6Q (bit 5)

• Pin 16: Salida 7Q (bit 6)

• Pin 17: Entrada 7D (bit 6)

• Pin 18: Entrada 8D (bit 7)

• Pin 19: Salida 8Q (bit 7)

• Pin 20: VCC (+5 V)